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【verilog_6】: 设计一个 16 位串入并出移位寄存器
阅读量:3941 次
发布时间:2019-05-24

本文共 312 字,大约阅读时间需要 1 分钟。

设计一个 16 位串入并出移位寄存器

author : Mr.Maoe-mail : 2458682080@qq.commodule shifter_s1p16(			//串行右移专并行输出	input clk,	input reset_n,	input serial_in,	output reg [15:0] parallel_out);	always@(posedge clk or negedge reset_n)		if(!reset_n)			parallel_out <= 0;		else			parallel_out <= {serial_in, parallel_out[15:1]};endmodule

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